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Automatischer Testbench-Generator

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Automatischer Testbench-Generator

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Göpel electronic bringt mit dem BSDL Testwriter das erste Mitglied einer innovativen Familie von EDA-Tools für Boundary Scan/IEEE1149.1 auf den Markt. Damit wird das bereits vorhandene Spektrum an Hardware und Software Produkten für die In-System-Programmierung (ISP) und den hierarchischen Test per Boundary Scan nunmehr um entsprechende Werkzeuge zum Design und Test von Chips ergänzt.

Überproportional ansteigender Aufwand und eine zunehmende Anzahl von Fehlerquellen kennzeichneten bisher die Situation bei der Verifikation von immer komplexer werdenden Boundary Scan Strukturen. Der speziell für dieses Problem entwickelte BSDL Testwriter setzt hier völlig neue Maßstäbe indem er alternativ eine vollautomatische Generierung der zur Verifikation notwendige Testbench ermöglicht. Durch diesen Ansatz wird nicht nur ein vollständiger Testumfang gewährleistet und Fehlerquellen ausgeschlossen, sondern auch die Effektivität des gesamten Verifikationsprozesses drastisch verbessert. Als Datenbasis setzt der BSDL Testwriter auf dem BSDL-File des Chips auf und checkt die Beschreibung hinsichtlich Syntax, Semantik und IEEE1149.1-Kompatibilität. Im Ergebnis der nachfolgenden Generierungsphase entsteht eine Verilog-Testbench, welche von allen industriellen Standardsimulatoren weiterverarbeitet werden kann. Darüber hinaus bietet BSDL Testwriter optional auch die Möglichkeit einen IEEE1450/ STIL Output zu generieren. STIL (Standard Test Interface Language) ist eine Innovation im Bereich des standardisierten Datenaustausches zwischen Design- und Testumgebung. Auf Basis dieser Option ist BSDL Testwriter nicht nur in der Designumgebung sondern gleichermaßen auch für den Produktionstest einsetzbar.
BSDL Testwriter ist das erste einer Serie von Produkten welche im Rahmen der seit geraumer Zeit bestehenden Kooperation zwischen Göpel electronic und dem indischen Allianzpartner Purple Vision entwickelt werden.
Der BSDL Testwriter ist in der Lage alle Standardinstruktionen, Register und das Verhalten der I/O-Pins zu verifizieren. Die Zahl der unterstützten Systempins und Boundary Scan Zellen ist hierbei nicht limitiert.
A QE 319
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